Implements getDynamicCallSiteArgs to monitor dynamic call sites.
[dyninst.git] / dyninstAPI / src / emit-aarch64.C
1 /*
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3  * 
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28  * Foundation, Inc., 51 Franklin Street, Fifth Floor, Boston, MA 02110-1301 USA
29  */
30
31 /*
32  * emit-aarch64.C - ARMv8 code generators (emitters)
33  */
34
35 /*
36 #include <assert.h>
37 #include <stdio.h>
38 #include "common/src/Types.h"
39 #include "dyninstAPI/src/codegen.h"
40 #include "dyninstAPI/src/function.h"
41 #include "dyninstAPI/src/inst-x86.h"
42 #include "dyninstAPI/src/debug.h"
43 #include "dyninstAPI/src/ast.h"
44 #include "dyninstAPI/h/BPatch.h"
45 #include "dyninstAPI/h/BPatch_memoryAccess_NP.h"
46
47 #include "dyninstAPI/src/dynProcess.h"
48
49 #include "dyninstAPI/src/binaryEdit.h"
50 #include "dyninstAPI/src/image.h"
51 // get_index...
52 #include "dyninstAPI/src/dynThread.h"
53 #include "ABI.h"
54 #include "liveness.h"
55 #include "RegisterConversion.h"
56 */
57
58 #include "dyninstAPI/src/inst-aarch64.h"
59 #include "dyninstAPI/src/emit-aarch64.h"
60 #include "dyninstAPI/src/registerSpace.h"
61
62 codeBufIndex_t EmitterAARCH64::emitIf(
63         Register expr_reg, Register target, RegControl /*rc*/, codeGen &gen)
64 {
65     instruction insn;
66     insn.clear();
67
68     // compare to 0 and branch
69     // register number, its value is compared to 0.
70     INSN_SET(insn, 0, 4, expr_reg);
71     INSN_SET(insn, 5, 23, (target+4)/4);
72     INSN_SET(insn, 25, 30, 0x1a); // CBZ
73     INSN_SET(insn, 31, 31, 1);
74
75     insnCodeGen::generate(gen,insn);
76
77     // Retval: where the jump is in this sequence
78     codeBufIndex_t retval = gen.getIndex();
79     return retval;
80 }
81
82 void EmitterAARCH64::emitLoadConst(Register dest, Address imm, codeGen &gen)
83 {
84     insnCodeGen::loadImmIntoReg<Address>(gen, dest, imm);
85 }
86
87
88 void EmitterAARCH64::emitLoad(Register dest, Address addr, int size, codeGen &gen)
89 {
90     Register scratch = gen.rs()->getScratchRegister(gen);
91
92     insnCodeGen::loadImmIntoReg<Address>(gen, scratch, addr);
93     assert(size==4 || size==8);
94     insnCodeGen::generateMemAccess32or64(gen, insnCodeGen::Load, dest,
95             scratch, 0, size==8?true:false, insnCodeGen::Post);
96
97     gen.rs()->freeRegister(scratch);
98     gen.markRegDefined(dest);
99 }
100
101
102 void EmitterAARCH64::emitStore(Address addr, Register src, int size, codeGen &gen)
103 {
104     Register scratch = gen.rs()->getScratchRegister(gen);
105
106     insnCodeGen::loadImmIntoReg<Address>(gen, scratch, addr);
107     assert(size==4 || size==8);
108     insnCodeGen::generateMemAccess32or64(gen, insnCodeGen::Store, src,
109             scratch, 0, size==8?true:false, insnCodeGen::Pre);
110
111     gen.rs()->freeRegister(scratch);
112     gen.markRegDefined(src);
113 }
114
115
116 void EmitterAARCH64::emitOp(
117         unsigned opcode, Register dest, Register src1, Register src2, codeGen &gen)
118 {
119     // dest = src1 + src2
120     if( opcode == plusOp )
121         insnCodeGen::generateAddSubShifted(gen, insnCodeGen::Add, 0, 0, src1, src2, dest, true);
122
123     // dest = src1 - src2
124     else if( opcode == minusOp )
125         insnCodeGen::generateAddSubShifted(gen, insnCodeGen::Sub, 0, 0, src2, src1, dest, true);
126     
127     // dest = src1 / src2
128     else if( opcode == divOp ){
129         insnCodeGen::generateDiv(gen, src2, src1, dest, true);
130         //insnCodeGen::generateTrap(gen);
131     }
132
133     // dest = src1 * src2
134     else if( opcode == timesOp )
135         insnCodeGen::generateMul(gen, src1, src2, dest, true);
136
137     // dest = src1 & src2
138     else if( opcode == andOp )
139         insnCodeGen::generateBitwiseOpShifted(gen, insnCodeGen::And, 0, src1, 0, src2, dest, true);  
140
141     // dest = src1 | src2
142     else if( opcode == orOp )
143         insnCodeGen::generateBitwiseOpShifted(gen, insnCodeGen::Or, 0, src1, 0, src2, dest, true);  
144
145     // dest = src1 ^ src2
146     else if( opcode == xorOp )
147         insnCodeGen::generateBitwiseOpShifted(gen, insnCodeGen::Eor, 0, src1, 0, src2, dest, true);
148
149     else assert(0);
150 }
151
152
153 void EmitterAARCH64::emitRelOp(
154         unsigned opcode, Register dest, Register src1, Register src2, codeGen &gen)
155 {
156     // CMP is an alias to SUBS;
157     // dest here has src1-src2, which it's not important because the flags are
158     // used for the comparison, not the subtration value.
159     // Besides that dest must contain 1 for true or 0 for false, and the content
160     // of dest is gonna be changed as follow.
161     insnCodeGen::generateAddSubShifted(gen, insnCodeGen::Sub, 0, 0, src2, src1, dest, true);
162
163     // make dest = 1, meaning true
164     insnCodeGen::loadImmIntoReg<Address>(gen, dest, 0x1);
165
166     // insert conditional jump to skip dest=0 in case the comparison resulted true
167     // therefore keeping dest=1
168     insnCodeGen::generateConditionalBranch(gen, 8, opcode);
169
170     // make dest = 0, in case it fails the branch
171     insnCodeGen::loadImmIntoReg<Address>(gen, dest, 0x0);
172 }
173
174
175 //#sasha Fix parameters number
176 void EmitterAARCH64::emitGetParam(
177         Register dest, Register param_num,
178         instPoint::Type pt_type, opCode op,
179         bool addr_of, codeGen &gen)
180 {
181     registerSlot *regSlot = NULL;
182     switch (op) {
183         case getParamOp:
184             if(param_num <= 3) {
185                 // param_num is 0..8 - it's a parameter number, not a register
186                 regSlot = (*(gen.rs()))[registerSpace::r0 + param_num];
187                 break;
188
189             } else {
190                 assert(0);
191             }
192             break;
193         default:
194             assert(0);
195             break;
196     } // end of swich(op)
197
198     assert(regSlot);
199     Register reg = regSlot->number;
200
201     //return reg;
202 }
203
204
205 void EmitterAARCH64::emitRelOpImm(
206         unsigned opcode, Register dest, Register src1, RegValue src2imm, codeGen &gen)
207 {
208     //Register src2 = gen.rs()->allocateRegister(gen, true);
209     Register src2 = gen.rs()->getScratchRegister(gen);
210     emitLoadConst(src2, src2imm, gen);
211
212     // CMP is an alias to SUBS;
213     // dest here has src1-src2, which it's not important because the flags are
214     // used for the comparison, not the subtration value.
215     // Besides that dest must contain 1 for true or 0 for false, and the content
216     // of dest is gonna be changed as follow.
217     insnCodeGen::generateAddSubShifted(gen, insnCodeGen::Sub, 0, 0, src2, src1, dest, true);
218
219     // make dest = 1, meaning true
220     insnCodeGen::loadImmIntoReg<Address>(gen, dest, 0x1);
221
222     // insert conditional jump to skip dest=0 in case the comparison resulted true
223     // therefore keeping dest=1
224     insnCodeGen::generateConditionalBranch(gen, 8, opcode);
225
226     // make dest = 0, in case it fails the branch
227     insnCodeGen::loadImmIntoReg<Address>(gen, dest, 0x0);
228
229     gen.rs()->freeRegister(src2);
230     gen.markRegDefined(dest);
231 }
232
233
234 void EmitterAARCH64::emitLoadIndir(Register dest, Register addr_src, int size, codeGen &gen)
235 {
236     assert(size==4 || size==8);
237     insnCodeGen::generateMemAccess32or64(gen, insnCodeGen::Load, dest,
238             addr_src, 0, size==8?true:false, insnCodeGen::Post);
239
240     gen.markRegDefined(dest);
241 }
242
243 void EmitterAARCH64::emitStoreIndir(Register dest, Register addr_src, int size, codeGen &gen)
244 {
245     assert(size==4 || size==8);
246     insnCodeGen::generateMemAccess32or64(gen, insnCodeGen::Store, addr_src,
247             dest, 0, size==8?true:false, insnCodeGen::Pre);
248
249     gen.markRegDefined(dest);
250 }
251
252 void EmitterAARCH64::emitLoadOrigRegRelative(
253         Register dest, Address offset, Register base, codeGen &gen, bool deref)
254 {
255
256     gen.markRegDefined(dest);
257
258     // either load the address or the contents at that address
259     if(deref)
260     {
261         Register scratch = gen.rs()->getScratchRegister(gen);
262         assert(scratch);
263         gen.markRegDefined(scratch);
264         // load the stored register 'base' into scratch
265         insnCodeGen::generateMove(gen, scratch, base, true);
266         // move offset(%scratch), %dest
267         insnCodeGen::generateMemAccess32or64(gen, insnCodeGen::Load, dest,
268             scratch, offset, /*size==8?true:false*/false, insnCodeGen::Offset);
269     }
270     else
271     {
272         // load the stored register 'base' into dest
273         insnCodeGen::generateMove(gen, dest, base, true);
274         // add $offset, %dest
275         emitImm(plusOp, dest, offset, dest, gen, false);
276     }
277 }
278
279
280 void EmitterAARCH64::emitLoadOrigRegister(Address register_num, Register destination, codeGen &gen)
281 {
282     int offset = TRAMP_GPR_OFFSET(gen.width());
283     // its on the stack so load it.
284     // #sasha could it not be on the stack?
285     insnCodeGen::restoreRegister(gen, destination, offset + (register_num * gen.width()),
286             insnCodeGen::Offset);
287 }
288
289