Implementing BPatch_xor for ARMv8.
[dyninst.git] / dyninstAPI / src / emit-aarch64.C
1 /*
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3  * 
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28  * Foundation, Inc., 51 Franklin Street, Fifth Floor, Boston, MA 02110-1301 USA
29  */
30
31 /*
32  * emit-aarch64.C - ARMv8 code generators (emitters)
33  */
34
35 /*
36 #include <assert.h>
37 #include <stdio.h>
38 #include "common/src/Types.h"
39 #include "dyninstAPI/src/codegen.h"
40 #include "dyninstAPI/src/function.h"
41 #include "dyninstAPI/src/inst-x86.h"
42 #include "dyninstAPI/src/debug.h"
43 #include "dyninstAPI/src/ast.h"
44 #include "dyninstAPI/h/BPatch.h"
45 #include "dyninstAPI/h/BPatch_memoryAccess_NP.h"
46
47 #include "dyninstAPI/src/dynProcess.h"
48
49 #include "dyninstAPI/src/binaryEdit.h"
50 #include "dyninstAPI/src/image.h"
51 // get_index...
52 #include "dyninstAPI/src/dynThread.h"
53 #include "ABI.h"
54 #include "liveness.h"
55 #include "RegisterConversion.h"
56 */
57
58 #include "dyninstAPI/src/inst-aarch64.h"
59 #include "dyninstAPI/src/emit-aarch64.h"
60 #include "dyninstAPI/src/registerSpace.h"
61
62 codeBufIndex_t EmitterAARCH64::emitIf(
63         Register expr_reg, Register target, RegControl /*rc*/, codeGen &gen)
64 {
65     instruction insn;
66     insn.clear();
67
68     // compare to 0 and branch
69     // register number, its value is compared to 0.
70     INSN_SET(insn, 0, 4, expr_reg);
71     INSN_SET(insn, 5, 23, (target+4)/4);
72     INSN_SET(insn, 25, 30, 0x1a); // CBZ
73     INSN_SET(insn, 31, 31, 1);
74
75     insnCodeGen::generate(gen,insn);
76
77     // Retval: where the jump is in this sequence
78     codeBufIndex_t retval = gen.getIndex();
79     return retval;
80 }
81
82 void EmitterAARCH64::emitLoadConst(Register dest, Address imm, codeGen &gen)
83 {
84     insnCodeGen::loadImmIntoReg<Address>(gen, dest, imm);
85 }
86
87
88 void EmitterAARCH64::emitLoad(Register dest, Address addr, int size, codeGen &gen)
89 {
90     Register scratch = gen.rs()->getScratchRegister(gen);
91
92     insnCodeGen::loadImmIntoReg<Address>(gen, scratch, addr);
93     assert(size==4 || size==8);
94     insnCodeGen::generateMemAccess32or64(gen, insnCodeGen::Load, dest,
95             scratch, 0, size==8?true:false, insnCodeGen::Post);
96
97     gen.rs()->freeRegister(scratch);
98     gen.markRegDefined(dest);
99 }
100
101
102 void EmitterAARCH64::emitStore(Address addr, Register src, int size, codeGen &gen)
103 {
104     Register scratch = gen.rs()->getScratchRegister(gen);
105
106     insnCodeGen::loadImmIntoReg<Address>(gen, scratch, addr);
107     assert(size==4 || size==8);
108     insnCodeGen::generateMemAccess32or64(gen, insnCodeGen::Store, src,
109             scratch, 0, size==8?true:false, insnCodeGen::Pre);
110
111     gen.rs()->freeRegister(scratch);
112     gen.markRegDefined(src);
113 }
114
115
116 void EmitterAARCH64::emitOp(
117         unsigned opcode, Register dest, Register src1, Register src2, codeGen &gen)
118 {
119     // dest = src1 + src2
120     if( opcode == plusOp )
121         insnCodeGen::generateAddSubShifted(gen, insnCodeGen::Add, 0, 0, src1, src2, dest, true);
122
123     // dest = src1 - src2
124     else if( opcode == minusOp )
125         insnCodeGen::generateAddSubShifted(gen, insnCodeGen::Sub, 0, 0, src2, src1, dest, true);
126     
127     // dest = src1 / src2
128     else if( opcode == divOp )
129         insnCodeGen::generateDiv(gen, src2, src1, dest, true);
130
131     // dest = src1 * src2
132     else if( opcode == timesOp )
133         insnCodeGen::generateMul(gen, src1, src2, dest, true);
134
135     // dest = src1 & src2
136     else if( opcode == andOp )
137         insnCodeGen::generateBitwiseOpShifted(gen, insnCodeGen::And, 0, src1, 0, src2, dest, true);  
138
139     // dest = src1 | src2
140     else if( opcode == orOp )
141         insnCodeGen::generateBitwiseOpShifted(gen, insnCodeGen::Or, 0, src1, 0, src2, dest, true);  
142
143     // dest = src1 ^ src2
144     else if( opcode == xorOp )
145         insnCodeGen::generateBitwiseOpShifted(gen, insnCodeGen::Eor, 0, src1, 0, src2, dest, true);
146 }
147
148
149 void EmitterAARCH64::emitRelOp(
150         unsigned opcode, Register dest, Register src1, Register src2, codeGen &gen)
151 {
152     // CMP is an alias to SUBS;
153     // dest here has src1-src2, which it's not important because the flags are
154     // used for the comparison, not the subtration value.
155     // Besides that dest must contain 1 for true or 0 for false, and the content
156     // of dest is gonna be changed as follow.
157     insnCodeGen::generateAddSubShifted(gen, insnCodeGen::Sub, 0, 0, src2, src1, dest, true);
158
159     // make dest = 1, meaning true
160     insnCodeGen::loadImmIntoReg<Address>(gen, dest, 0x1);
161
162     // insert conditional jump to skip dest=0 in case the comparison resulted true
163     // therefore keeping dest=1
164     insnCodeGen::generateConditionalBranch(gen, 8, opcode);
165
166     // make dest = 0, in case it fails the branch
167     insnCodeGen::loadImmIntoReg<Address>(gen, dest, 0x0);
168 }
169
170
171 //#sasha Fix parameters number
172 void EmitterAARCH64::emitGetParam(
173         Register dest, Register param_num,
174         instPoint::Type pt_type, opCode op,
175         bool addr_of, codeGen &gen)
176 {
177     registerSlot *regSlot = NULL;
178     switch (op) {
179         case getParamOp:
180             if(param_num <= 3) {
181                 // param_num is 0..8 - it's a parameter number, not a register
182                 regSlot = (*(gen.rs()))[registerSpace::r0 + param_num];
183                 break;
184
185             } else {
186                 assert(0);
187             }
188             break;
189         default:
190             assert(0);
191             break;
192     } // end of swich(op)
193
194     assert(regSlot);
195     Register reg = regSlot->number;
196
197     //return reg;
198 }
199
200
201 void EmitterAARCH64::emitRelOpImm(
202         unsigned opcode, Register dest, Register src1, RegValue src2imm, codeGen &gen)
203 {
204     //Register src2 = gen.rs()->allocateRegister(gen, true);
205     Register src2 = gen.rs()->getScratchRegister(gen);
206     emitLoadConst(src2, src2imm, gen);
207
208     // CMP is an alias to SUBS;
209     // dest here has src1-src2, which it's not important because the flags are
210     // used for the comparison, not the subtration value.
211     // Besides that dest must contain 1 for true or 0 for false, and the content
212     // of dest is gonna be changed as follow.
213     insnCodeGen::generateAddSubShifted(gen, insnCodeGen::Sub, 0, 0, src2, src1, dest, true);
214
215     // make dest = 1, meaning true
216     insnCodeGen::loadImmIntoReg<Address>(gen, dest, 0x1);
217
218     // insert conditional jump to skip dest=0 in case the comparison resulted true
219     // therefore keeping dest=1
220     insnCodeGen::generateConditionalBranch(gen, 8, opcode);
221
222     // make dest = 0, in case it fails the branch
223     insnCodeGen::loadImmIntoReg<Address>(gen, dest, 0x0);
224
225     gen.rs()->freeRegister(src2);
226     gen.markRegDefined(dest);
227 }
228
229
230