Support for conversion from Instruction API objects to Rose SgAsmInstruction objects...
[dyninst.git] / dataflowAPI / src / RoseInsnFactory.C
1 /*
2  * See the dyninst/COPYRIGHT file for copyright information.
3  * 
4  * We provide the Paradyn Tools (below described as "Paradyn")
5  * on an AS IS basis, and do not warrant its validity or performance.
6  * We reserve the right to update, modify, or discontinue this
7  * software at any time.  We shall have no obligation to supply such
8  * updates or modifications or any other form of support to you.
9  * 
10  * By your use of Paradyn, you understand and agree that we (or any
11  * other person or entity with proprietary rights in Paradyn) are
12  * under no obligation to provide either maintenance services,
13  * update services, notices of latent defects, or correction of
14  * defects for Paradyn.
15  * 
16  * This library is free software; you can redistribute it and/or
17  * modify it under the terms of the GNU Lesser General Public
18  * License as published by the Free Software Foundation; either
19  * version 2.1 of the License, or (at your option) any later version.
20  * 
21  * This library is distributed in the hope that it will be useful,
22  * but WITHOUT ANY WARRANTY; without even the implied warranty of
23  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
24  * Lesser General Public License for more details.
25  * 
26  * You should have received a copy of the GNU Lesser General Public
27  * License along with this library; if not, write to the Free Software
28  * Foundation, Inc., 51 Franklin Street, Fifth Floor, Boston, MA 02110-1301 USA
29  */
30 #include "RoseInsnFactory.h"
31 //#include "../rose/x86InstructionSemantics.h"
32 //#include "../rose/powerpcInstructionSemantics.h"
33
34 #include "Instruction.h"
35 #include "Dereference.h"
36 #include "Immediate.h"
37
38 #include "../rose/SgAsmInstruction.h"
39 #include "../rose/SgAsmPowerpcInstruction.h"
40 #include "../rose/SgAsmArmv8Instruction.h"
41 #include "../rose/SgAsmx86Instruction.h"
42 #include "../rose/SgAsmExpression.h"
43
44 #include "ExpressionConversionVisitor.h"
45
46 using namespace Dyninst;
47 using namespace InstructionAPI;
48 using namespace DataflowAPI;
49
50 SgAsmInstruction *RoseInsnFactory::convert(const InstructionAPI::Instruction::Ptr &insn, uint64_t addr) {
51   SgAsmInstruction *rinsn = createInsn();
52   
53   rinsn->set_address(addr);
54   rinsn->set_mnemonic(insn->format());
55   setOpcode(rinsn, insn->getOperation().getID(), insn->getOperation().getPrefixID(), insn->getOperation().format());
56
57   // semantics don't support 64-bit code
58   setSizes(rinsn);
59
60   //rinsn->set_operandSize(x86_insnsize_32);
61   //rinsn->set_addressSize(x86_insnsize_32);
62   
63   std::vector<unsigned char> rawBytes;
64   for (unsigned i = 0; i < insn->size(); ++i) rawBytes.push_back(insn->rawByte(i));
65   rinsn->set_raw_bytes(rawBytes);
66   
67   // operand list
68   SgAsmOperandList *roperands = new SgAsmOperandList;
69   
70 //   std::cerr << "Converting " << insn->format(addr) << " @" << std::hex << addr << std::dec << std::endl;
71   
72 //   std::cerr << "checking instruction: " << insn->format(addr) << " for special handling" << std::endl;
73   if (handleSpecialCases(insn->getOperation().getID(), rinsn, roperands)) {
74       rinsn->set_operandList(roperands);
75       return rinsn;
76   }
77
78 //   std::cerr << "no special handling by opcode, checking if we should mangle operands..." << std::endl;
79   std::vector<InstructionAPI::Operand> operands;
80   insn->getOperands(operands);
81 //   std::cerr << "\t " << operands.size() << " operands" << std::endl;
82   massageOperands(insn, operands);
83   int i = 0;
84 //   std::cerr << "converting insn " << insn->format(addr) << std::endl;
85   for (std::vector<InstructionAPI::Operand>::iterator opi = operands.begin();
86        opi != operands.end();
87        ++opi, ++i) {
88       InstructionAPI::Operand &currOperand = *opi;
89 //       std::cerr << "Converting operand " << currOperand.format(arch(), addr) << std::endl;
90       roperands->append_operand(convertOperand(currOperand.getValue(), addr, insn->size()));
91   }  
92   rinsn->set_operandList(roperands);
93   return rinsn;
94 }
95
96 SgAsmExpression *RoseInsnFactory::convertOperand(const Expression::Ptr expression, int64_t addr, size_t insnSize) {
97   if(!expression) return NULL;
98   ExpressionConversionVisitor visitor(arch(), addr, insnSize);
99   expression->apply(&visitor);
100   return visitor.getRoseExpression();
101 }
102
103 ///////////// X86 //////////////////
104
105 SgAsmInstruction *RoseInsnX86Factory::createInsn() {
106   return new SgAsmx86Instruction;
107 }
108
109 // Note: convertKind is defined in convertOpcodes.C
110
111 void RoseInsnX86Factory::setOpcode(SgAsmInstruction *insn, entryID opcode, prefixEntryID prefix, std::string) {
112   SgAsmx86Instruction *tmp = static_cast<SgAsmx86Instruction *>(insn);
113   
114   tmp->set_kind(convertKind(opcode, prefix));
115 }
116
117 void RoseInsnX86Factory::setSizes(SgAsmInstruction *insn) {
118   SgAsmx86Instruction *tmp = static_cast<SgAsmx86Instruction *>(insn);
119   if (a == Arch_x86_64) {
120       tmp->set_operandSize(x86_insnsize_64);
121       tmp->set_addressSize(x86_insnsize_64);
122   } else {
123       tmp->set_operandSize(x86_insnsize_32);
124       tmp->set_addressSize(x86_insnsize_32);
125   }
126 }
127
128 bool RoseInsnX86Factory::handleSpecialCases(entryID, SgAsmInstruction *, SgAsmOperandList *) {
129   // Does nothing?
130
131   return false;
132 }
133
134 void RoseInsnX86Factory::massageOperands(const InstructionAPI::Instruction::Ptr &insn, 
135                                          std::vector<InstructionAPI::Operand> &operands) {
136   switch (insn->getOperation().getID()) {
137   case e_lea: {
138     // ROSE expects there to be a "memory reference" statement wrapping the
139     // address calculation. It then unwraps it. 
140     Dereference::Ptr tmp = Dereference::Ptr(new Dereference(operands[1].getValue(), u32));
141     operands[1] = Operand(tmp, operands[1].isRead(), operands[1].isWritten());
142     operands.resize(2);
143     break;  
144   }
145   case e_push:
146   case e_pop:
147     operands.resize(1);
148     break;
149   case e_cmpxch:
150     operands.resize(2);
151     break;
152   case e_movsb:
153   case e_movsd:
154   case e_movsw:
155     // No operands
156     operands.clear();
157     break;
158   case e_cmpsb:
159   case e_cmpsw:
160   case e_cmpsd:
161     // No operands
162     operands.clear();
163     break;
164   case e_scasb:
165   case e_scasd:
166   case e_scasw:
167     // Same here
168     operands.clear();
169     break;
170   case e_stosb:
171   case e_stosd:
172   case e_stosw:
173     // Also, no operands
174     operands.clear();
175     break;
176   case e_jcxz_jec:
177     operands.resize(1);
178     break;
179   case e_cbw:
180   case e_cwde:
181   case e_cdq:
182     // Nada
183     operands.clear();
184     break;
185   case e_popad:
186   case e_pushfd:
187     operands.clear();
188     break;
189   case e_lodsd:
190   case e_lodsb:
191   case e_lodsw:
192       operands.clear();
193       break;
194   case e_pushad:
195       operands.clear();
196       break;
197   case e_loop:
198   case e_loope:
199   case e_loopn:
200       operands.resize(1);
201       break;
202   case e_ret_far:
203   case e_ret_near:
204           if (operands.size() == 2) {
205                   operands[0]=operands[1];
206           }
207           operands.resize(1);
208           break;
209   case e_aaa:
210   case e_aas: 
211           // ROSE does not expect implicit operand rax/eax to be treated as an operand
212           operands.clear();
213           break;
214   case e_aad:
215   case e_aam: {
216           // ROSE does not expect implicit operand rax/eax to be treated as an operand
217           std::set<RegisterAST::Ptr> regs;
218           operands[0].getReadSet(regs);
219           operands[0].getWriteSet(regs);                  
220           if (!regs.empty()) {        
221                       operands[0] = operands[1];
222           }
223           operands.resize(1);
224           break;
225   }
226   case e_div:
227   case e_idiv:
228   case e_imul:
229   case e_mul:
230     // remove implicit operands.
231     if (operands.size() == 3) {
232       operands[0] = operands[2];
233       operands.resize(1);
234     }
235     break;
236   default:
237     break;
238   }
239 }
240
241
242 //////////// PPC ///////////////////
243 // Note: convertKind is defined in convertOpcodes.C
244
245 SgAsmInstruction *RoseInsnPPCFactory::createInsn() {
246   return new SgAsmPowerpcInstruction;
247 }
248
249 void RoseInsnPPCFactory::setOpcode(SgAsmInstruction *insn, entryID opcode, prefixEntryID /*prefix*/, std::string mnem) {
250   SgAsmPowerpcInstruction *tmp = static_cast<SgAsmPowerpcInstruction *>(insn);
251   kind = convertKind(opcode, mnem);
252   tmp->set_kind(kind);
253 }
254
255
256 void RoseInsnPPCFactory::setSizes(SgAsmInstruction *) {
257 }
258
259 bool RoseInsnPPCFactory::handleSpecialCases(entryID iapi_opcode,
260                                             SgAsmInstruction *insn,
261                                             SgAsmOperandList *rose_operands) {
262   SgAsmPowerpcInstruction *rose_insn = static_cast<SgAsmPowerpcInstruction *>(insn);
263
264   switch(iapi_opcode) {
265   case power_op_b:
266   case power_op_bc:
267   case power_op_bcctr:
268   case power_op_bclr: {
269     unsigned int raw = 0;
270     int branch_target = 0;
271     unsigned int bo = 0, bi = 0;
272     std::vector<unsigned char> bytes = rose_insn->get_raw_bytes();
273     for(unsigned i = 0; i < bytes.size(); i++) {
274       raw = raw << 8;
275       raw |= bytes[i];
276     }
277     raw = htobe32(raw);
278     bool isAbsolute = (bool)(raw & 0x00000002);
279     bool isLink = (bool)(raw & 0x00000001);
280     rose_insn->set_kind(makeRoseBranchOpcode(iapi_opcode, isAbsolute, isLink));
281     if(power_op_b == iapi_opcode) {
282       branch_target = ((raw >> 2) & 0x00FFFFFF) << 2;
283       branch_target = (branch_target << 8) >> 8;
284     } else {
285       if(power_op_bc == iapi_opcode) {
286         branch_target = ((raw >> 2) & 0x00003FFF) << 2;
287         branch_target = (branch_target << 18) >> 18;
288         //cerr << "14-bit branch target: " << branch_target << endl;
289       }
290       bo = ((raw >> 21) & 0x0000001F);
291       bi = ((raw >> 16) & 0x0000001F);
292       rose_operands->append_operand(new SgAsmByteValueExpression(bo));
293       rose_operands->append_operand(new SgAsmPowerpcRegisterReferenceExpression(powerpc_regclass_cr, bi,
294                                                                                 powerpc_condreggranularity_bit));
295     }
296     if(branch_target) {
297       rose_operands->append_operand(new SgAsmDoubleWordValueExpression(branch_target));
298     } else if(power_op_bcctr == iapi_opcode) {
299       rose_operands->append_operand(new SgAsmPowerpcRegisterReferenceExpression(powerpc_regclass_spr, powerpc_spr_ctr));
300     } else {
301       assert(power_op_bclr == iapi_opcode);
302       rose_operands->append_operand(new SgAsmPowerpcRegisterReferenceExpression(powerpc_regclass_spr, powerpc_spr_lr));
303     }
304     return true;
305   }
306     break;
307   case power_op_sc:
308   case power_op_svcs: {
309     //cerr << "special-casing syscall insn" << endl;
310     unsigned int raw = 0;
311     std::vector<unsigned char> bytes = rose_insn->get_raw_bytes();
312     for(unsigned i = 0; i < bytes.size(); i++) {
313       raw = raw << 8;
314       raw |= bytes[i];
315     }
316     unsigned int lev = (raw >> 5) & 0x7F;
317     rose_operands->append_operand(new SgAsmByteValueExpression(lev));
318     //cerr << "LEV = " << lev << endl;
319     return true;
320   }
321   default:
322     return false;
323   }
324   
325 }  
326
327 void RoseInsnPPCFactory::massageOperands(const InstructionAPI::Instruction::Ptr &insn, 
328                                          std::vector<InstructionAPI::Operand> &operands) {
329   /*
330   if(insn->writesMemory())
331     std::swap(operands[0], operands[1]);
332   */
333   entryID opcode = insn->getOperation().getID();
334   // Anything that's writing RA, ROSE expects in RA, RS, RB/immediates form.
335   // Any store, however, ROSE expects in RS, RA, RB/displacement form.  Very confusing,
336   // but we handle it cleanly here.
337   if(!operands[0].isWritten() && operands.size() >= 2 &&
338      operands[1].isWritten() && !operands[1].writesMemory()) {
339     //std::cerr << "swapping RS and RA in " << insn->format() << std::endl;
340     std::swap(operands[0], operands[1]);
341   }
342   if(opcode == power_op_cmp ||
343      opcode == power_op_cmpl ||
344      opcode == power_op_cmpi ||
345      opcode == power_op_cmpli) {
346     operands.push_back(Operand(Immediate::makeImmediate(Result(u8, 1)), false, false));
347     std::swap(operands[2], operands[3]);
348     std::swap(operands[1], operands[2]);
349   }
350   if(insn->getOperation().format().find(".") != std::string::npos &&
351      insn->getOperation().getID() != power_op_stwcx_rc) {
352     operands.pop_back();
353   }
354
355   // Convert to ROSE so we can use numeric greater than/less than
356
357   if(kind >= powerpc_lbz && kind <= powerpc_lwzx) {
358     operands.resize(2);
359   }
360   if(kind >= powerpc_stb && kind <= powerpc_stwx) {
361     operands.resize(2);
362   }
363
364   return;
365 }
366
367 SgAsmInstruction *RoseInsnArmv8Factory::createInsn() {
368   return new SgAsmArmv8Instruction;
369 }
370
371 void RoseInsnArmv8Factory::setOpcode(SgAsmInstruction *insn, entryID opcode, prefixEntryID, std::string) {
372   SgAsmArmv8Instruction *tmp = static_cast<SgAsmArmv8Instruction *>(insn);
373   tmp->set_kind(convertKind(opcode));
374 }
375
376 bool RoseInsnArmv8Factory::handleSpecialCases(entryID, SgAsmInstruction *, SgAsmOperandList *) {
377   return false;
378 }
379
380 void RoseInsnArmv8Factory::massageOperands(const InstructionAPI::Instruction::Ptr &,
381                                            std::vector <InstructionAPI::Operand> &) {
382   return;
383 }